میان‌هابندها (مدارهای مجتمع)
در مدارهای یکپارچه (آی‌سی)، میان‌هابِندها سازه‌هایی هستند که دو یا چند عنصر مدار (مانند ترانزیستورها) را به صورت الکتریکی به یکدیگر وصل می‌کنند. طراحی و چیدمان اتصالات در یک آی‌سی برای عملکرد مناسب، کارایی، بازدهی توان، قابلیت اطمینان و فرایند ساخت آن ضروری است. مواد میان‌هابِندها بستگی به عوامل زیادی دارد. سازگاری شیمیایی و مکانیکی با زیرلایه نیم‌رسانا، و دی‌الکتریک بین سطوح میان‌هابِند ضروری است، در غیر این صورت لایه‌های سَدی لازم است. متناسب برای فرایند ساخت نیز لازم است. برخی از مواد شیمیایی و فرایندها از ادغام مواد و فرایندهای واحد در یک فناوری بزرگتر (دستورالعمل) برای ساخت آی‌سی جلوگیری می‌کنند. در ساخت، میان‌هابندها در طول آخر فرایند خط پس از ساخت ترانزیستورها روی زیرلایه شکل می‌گیرد.
میان‌هابندهای چند سطحی
آی‌سی با مدارهای پیچیده برای تشکیل مدارهایی که دارای حداقل مساحت هستند، نیاز به چندین سطح میان‌هابند دارند. از سال ۲۰۱۸ ، پیچیده ترین آی‌سی‌ها ممکن است بیش از ۱۵ لایه میان‌هابند داشته باشند. هر سطح از میان‌هابند توسط یک لایه دی‌الکتریک از یکدیگر جدا می‌شوند. برای برقراری ارتباط عمودی بین میان‌هابندها در سطوح مختلف، از میان‌راه استفاده می‌شود. اضافه کردن لایه‌ها به طور بالقوه می‌تواند کارایی را بهبود بخشد، اما اضافه کردن لایه‌ها نیز باعث کاهش بازدهی و افزایش هزینه تولید می‌شود.[1] آی‌سی‌ها با یک لایه فلزی منفرد معمولاً از لایه پلی‌سیلیکون برای «پرش از میان» در هنگام عبور یک سیگنال از روی سیگنال دیگر، استفاده می‌کنند.
فرایند استفاده شده برای ایجاد خازن‌های دی‌رم، سطح زبر و تپه‌ای ایجاد می‌کند، که اضافه کردن لایه‌های میان‌هابند فلزی را دشوار می‌کند و هنوز بازدهی خوبی را حفظ کرده.
در سال ۱۹۹۸، جدیدترین فرایندهای دی‌رم دارای چهار لایه فلزی بودند، در حالی که فرایندهای منطقی پیشرفته دارای هفت لایه فلزی بودند.[2]
در سال ۲۰۰۲، پنج یا شش لایه میان‌هابند فلزی متداول بود.[3]
در سال ۲۰۰۹، ۱ گیگابیت دی‌رم به‌طور معمول دارای سه لایه میان‌هابند فلزی بود، تنگستن برای لایه اول و آلومینیوم برای لایه‌های بالاتر.[4][5]
جستارهای وابسته
- اثر آنتن
- لایی اتصال‌زنی
- نانولوله‌های کربنی در میان‌هابندها
- گلوگاه میان‌هابندها
- میان‌هابند نوری
- برهیخت مزاحم
منابع
- DeMone, Paul (2004). "The Incredible Shrinking CPU".
- 1998. Kim, Yong-Bin; Chen, Tom W. (15 May 1996). Assessing Merged DRAM/Logic Technology. 1996 IEEE International Symposium on Circuits and Systems. Circuits and Systems Connecting the World. Atlanta, USA. pp. 133–36. doi:10.1109/ISCAS.1996.541917.
- Rencz, M. (2002). "Introduction to the IC technology" (PDF). Archived from the original (PDF) on 26 April 2012. Retrieved 12 July 2020.
- Jacob, Bruce; Ng, Spencer; Wang, David (2007). "Section 8.10.2: Comparison of DRAM-optimized process versus a logic-optimized process". Memory systems: cache, DRAM, disk. p. 376.
- Choi, Young (2009). "Battle commences in 50nm DRAM arena".
- Harris, David Money; Weste, Neil (2011). CMOS VLSI Design: A Circuits and Systems Perspective (4 ed.). Addison Wesley. ISBN 9780321547743.
- Shwartz, Geraldine Cogin (2006). Shwartz, Geraldine C.; Srikrishnan, Kris V., eds. Handbook of Semiconductor Interconnect Technology (2 ed.). CRC Press. ISBN 9781420017656.